本课程适用于电子科学与技术、集成电路工程、新一代电子信息技术(含量子技术等)专业硕士研究生,属于专业必修课。本课程面向基于标准单元的大规模数字集成电路设计,着重讲述自顶向下的设计数字IC设计方法、基于verilog HDL的可综合电路设计方法、各个设计环节的主流EDA工具以及运行工具的Linux/Solaris平台环境。通过本课程的学习,硕士生应该具备基于标准单元的数字IC设计能力,并掌握Linux/Solaris平台上产业界主流的EDA工具,包括仿真工具NC-verilog/VCS、逻辑综合工具Design Compiler、静态时序分析工具PrimeTime、形式化验证工具Formality、布局布线工具IC Compiler以及工具命令语言TCL。
Overview
Coursera Flash Sale
40% Off Coursera Plus for 3 Months!
Grab it
Syllabus
- 第一章 用Verilog HDL语言描述可综合电路
- 1.Verilog代码规范
- 2.RTL级电路建模
- 3.时钟与复位电路
- 4.同步电路时序
- 5.跨时钟域电路
- 6.基于状态机的设计
- 7.基于流水线的设计
- 8.FIFO电路的设计
- 9.Vaild-Ready握手
- 第二章 TCL语言简介
- 1.基本命令及变量定义
- 2.置换-数值计算
- 3.链表
- 4.控制结构
- 5.综合例子
- 第三章 动态验证
- 1.验证的基本概念及实例
- 2.VCS-DVE基本仿真流程
- 3.VCS代码覆盖率统计
- 4.综合后门级仿真
- 5.版图后时序仿真
- 6.异步路径的时序仿真
- 第四章 逻辑综合
- 1.综合的基本概念
- 2.设计约束相关基本概念
- 3.DC综合工具启动及文件读取
- 4.设计约束与脚本的编写之工作环境
- 5.设计约束与脚本的编写之时钟和时序
- 6.设计约束与脚本的编写之时序面积约束
- 7.设计约束与脚本的编写之异步设计时序约束
- 8.设计约束与脚本的编写之时序优化
- 操作演示1——DC综合之实验前的准备工作
- 操作演示2——DC综合之脚本命令编写
- 操作演示3——DC综合之运行过程及报告分析
- 第五章 静态时序分析
- 1.静态时序分析的基本概念
- 2.静态时序分析工作流程
- PT工具使用操作演示
- 第六章 形式化验证
- 1.形式化验证的基本概念
- 2.形式化验证的工作流程
- Formality形式化验证工具使用操作演示
- 第七章 物理设计
- 1.数据准备
- 2.布图规划
- 3.电源规划
- 4.布局与时钟树综合
- 5.布线与可制造性设计
- ICC工具使用操作演示
- 期末考试
Taught by
Xi’an University of Posts&Telecommunications